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Dal Toso, Stefano (2010) Analysis and Design of Injection-Locked Building Blocks for RF Frequency Generation in Ultra-Scaled CMOS Technologies. [Tesi di dottorato]

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Abstract (inglese)

This work presents the analysis and the design of injection-locked building blocks for RF frequency generation in ultra scaled CMOS technologies. The injection locked mechanism is analyzed and employed both in the sub-harmonic injection locking version and in the super-harmonic injection locking version.
In the former case sub-harmonic injection locking is employed to generate the fasthopping carriers required in UWB systems for WiMedia band #6 (i.e. from 15.3 GHz to 17.4 GHz). The work is supported by analysis of the LC oscillator in presence of a multitone synchronization signal and analysis of the hopping time. Measurement results of a 90 nm CMOS prototype demonstrate the feasibility of the proposed solution, achieving the lowest power and area consumption with respect to the state of the art.
In the latter case, super-harmonic injection locking is employed to a ring oscillator to realize a very compact, wideband divider topology that features low power consumption. A first test chip containing a divide-by-2 divider was realized in a 65 nm CMOS process. Measurements demonstrate a 2 to 16 GHz locking range, achieved with the lowest power and area consumptions among the state of the art solutions. In particular, the power
consumption is 2 mW while the area consumption is only 130 μm^2.
The same divider topology is then extended to realize a divide-by-4 divider. The divider was implemented in a 65 nm CMOS process, together with a LC VCO operating at 8 times the GSM frequency range. The combination VCO + divider was implemented to generate a low power, low area local oscillator for the GSM standard. The figure of merit of the system VCO + divider is comparable with the state-of-the-art, despite the additional power consumption due to the divider. Moreover, the silicon area of the proposed work is remarkably smaller (0.06 mm^2).

Abstract (italiano)

Questa tesi descrive l’analisi e la progettazione di blocchi circuitali per la generazione di segnali a radio frequenza in tecnologie CMOS ultrascalate, basati sul meccanismo
dell’ “injection locking”. All’intenro della tesi il meccanismo di injection locking viene analizzato ed utilizzato sia nella sua variante di “sub-harmonic injection locking”, sia nella variante di super-harmonic injection locking”.
Nel primo caso il meccanismo di sub-harmonic injection locking viene applicato ad un oscillatore LC per generare le portanti “fast-hopping”della banda #6 dello standard UWB WiMedia (i.e. da 15.3 GHz a 17.4 GHz). Il lavoro ´e stato accompagnato da uno studio teorico della risposta dell’oscillatore LC in presenza di un segnale di sincronizzazione multitono e dallo studio del transitorio di hopping. I risultati delle misure effetuate su un
prototipo realizzato in un processo CMOS a 90 nm hanno dimostrato la fattibilita' della soluzione proposta, candidandola come la migliore soluzione, fra quelle presenti allo stato dell’arte, in termini di consumi di potenza e area.
In meccanismo di super-harmonic injection locking e' stato invece applicato ad un ring oscillator per realizzare in forma estremamente compatta una nuova topologia di divisori di frequenza a larghissima banda e basso consumo di potenza. Un primo test chip contenente un divisore per 2 e' stato realizzato in un processo CMOS a 65 nm per dimostrare la fattibilita' della topologia proposta. Le misure hanno evidenziato un locking range da 2 a 16 GHz, ottenuto con i pi´u bassi consumi di potenza (2 mW) e area (130 μm^2) fra quelli dello stato dell’arte.
In seguito la stessa topologia di divisore e' stata estesa per realizzare un divisore per 4. Il divisore e' stato implementato in un processo CMOS a 65 nm, assime ad un VCO LC operante a 8 volte il range di frequenze GSM, per generare in forma compatta e a basso consumo di potenza un oscillatore locale conforme allo standard GSM. La figura di merito del sistema oscillatore + divisore risulta comparabile con quelle dello stato
dell’arte, nonostante il consumo di potenza addizionale dovuto al divisore, ma con un consumo di area, pari 0.06 mm^2, sensibilmente inferiore.

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Tipo di EPrint:Tesi di dottorato
Relatore:Neviani, Andrea
Correlatore:Bevilacqua, Andrea
Dottorato (corsi e scuole):Ciclo 22 > Scuole per il 22simo ciclo > INGEGNERIA DELL'INFORMAZIONE > SCIENZA E TECNOLOGIA DELL'INFORMAZIONE
Data di deposito della tesi:NON SPECIFICATO
Anno di Pubblicazione:10 Luglio 2010
Parole chiave (italiano / inglese):injection locking divider RF
Settori scientifico-disciplinari MIUR:Area 09 - Ingegneria industriale e dell'informazione > ING-INF/01 Elettronica
Struttura di riferimento:Dipartimenti > Dipartimento di Ingegneria dell'Informazione
Codice ID:3151
Depositato il:14 Mar 2011 08:52
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Bibliografia

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